// 对时钟信号使用ip核进行分频�?�频和偏�?
module clk_wiz(
    input wire sys_clk,  // U18
    input wire sys_rst,  //J15
    (*mark_debug="true"*)output wire clk_100m,  // e19
    output wire clk_100m_r,  // d19 180�?
    (*mark_debug="true"*)output wire clk_50m,  // a20
    (*mark_debug="true"*)output wire clk_25m,  // b19
    (*mark_debug="true"*)output wire clk_15m  // d20
);

wire locked;  // 内部时钟是否稳定
wire global_rst;
// 如果时钟信号稳定之后, 且sys是高电平, 表示板子已经可以正常使用�?
// 其他的例化可以使用该信号 当做是否复位标志
assign global_rst = locked && sys_rst; 



clk_wiz_0 u_clk_wiz_0(
    .clk_in1(sys_clk),
    .reset(!sys_rst),
    .clk_out1(clk_100m),
    .clk_out2(clk_100m_r),
    .clk_out3(clk_50m),
    .clk_out4(clk_25m),
    .clk_out5(clk_15m),
    .locked(locked)
);
endmodule