`timescale 1ns/1ns
module tb_clk_wiz();

reg sys_clk;
reg sys_rst;

always #10 sys_clk = ~sys_clk;

initial begin
    sys_clk <= 1'b0;
    sys_rst <= 1'b0;
    #50
    sys_rst <= 1'b1;
end

wire clk_100m;
wire clk_100m_r;
wire clk_50m;
wire clk_25m;
wire clk_15m;

clk_wiz u_clk_wiz(
    .sys_clk(sys_clk),  // U18
    .sys_rst(sys_rst),  //J15
    .clk_100m(clk_100m),
    .clk_100m_r(clk_100m_r),  // 180度
    .clk_50m(clk_50m),
    .clk_25m(clk_25m),
    .clk_15m(clk_15m)
);

endmodule