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80 lines
2.6 KiB
Verilog
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Verilog
// 写优先: 立即把当前din写入值 输出到dout接口, 相当于把din和dout连接起来了
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// 读优先: 如果本身没有值会直接输出din到dout接口, 如果由值, 会把旧的值输出到dout接口
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// 不做任何改变: din和dout接口没有相关性
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// 该实验会在复位之后启动ram核, 然后一个计数器累加从0~15, 其中0~7的时候高电平进行写(同样写0~7), 8~15低电平进行读取(把写的读出来)
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module ram(
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(*mark_debug="true"*)input wire sys_clk, // U18
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(*mark_debug="true"*)input wire sys_rst //J15
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);
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(*mark_debug="true"*)reg [2:0]ram_addr; // 数据深度为8, 地址变化范围 0~7就行了, 每个时钟周期加1, 直到溢出从0开始
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(*mark_debug="true"*)reg [2:0]in_ram_data; // 数据宽度为3, 假想写入的数据, 数据变化范围是0~7, 只有在 ram_rw 是写入的时候进行累加并写入地址内
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(*mark_debug="true"*)wire [2:0]out_ram_data;
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reg ram_en;
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always @(posedge sys_clk or negedge sys_rst) begin
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if (!sys_rst) begin
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ram_en <= 1'b0;
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end
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// 只有在复位之后, 才允许启动ram
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else begin
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ram_en <= 1'b1;
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end
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end
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(*mark_debug="true"*)reg [7:0]counter; // 计数到15 清零, 变化范围 0~15, 0~7是写, 8~15是读
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wire ram_rw; // 是否可写/可读
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(*mark_debug="true"*)assign ram_rw = ram_en && (counter <= 8'b111); // 计数器 分成读写各占一半时间
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always @(posedge sys_clk or negedge sys_rst) begin
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if (!sys_rst) begin
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counter <= 8'b0;
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end
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// 没有启用ram禁止计数
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else if (ram_en == 1'b0 || counter == 8'b1111) begin
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counter <= 8'b0;
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end
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else begin
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counter <= counter + 8'b1;
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end
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end
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always @(posedge sys_clk or negedge sys_rst) begin
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if (!sys_rst) begin
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ram_addr <= 3'b0;
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end
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else if (ram_en && ram_addr < 3'b111) begin
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ram_addr <= ram_addr + 3'b1;
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end
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else begin
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ram_addr <= 3'b0;
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end
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end
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always @(posedge sys_clk or negedge sys_rst) begin
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if (!sys_rst) begin
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in_ram_data <= 3'b0;
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end
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// 如果是写, 并且还没到最大数
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else if (ram_rw && in_ram_data < 3'b111) begin
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in_ram_data <= in_ram_data + 3'b1;
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end
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else begin
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in_ram_data <= 3'b0;
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end
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|
end
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blk_mem_gen_0 _blk_mem_gen_0 (
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.clka(sys_clk), // input wire clka
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.ena(ram_en), // input wire ena
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.wea(ram_rw), // input wire [0 : 0] wea
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.addra(ram_addr), // input wire [2 : 0] addra
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.dina(in_ram_data), // input wire [2 : 0] dina
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.douta(out_ram_data) // output wire [2 : 0] douta
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);
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endmodule |