|
|
|
|
// 本次实验, 是通过fifo的自己例化的两个功能模块, 通过这两个功能模块 控制fifo的ip核实验
|
|
|
|
|
// 写模块: 在写功能可用之后, 判断是否是空的, 如果是空的, 就持续写直到写满
|
|
|
|
|
// 读模块: 写功能写满之后, 取数据, 只到获取完毕
|
|
|
|
|
// 注意本实验 读和写实不同的时钟域, 是否可读写, 需要通过打拍判断外部时钟域的值
|
|
|
|
|
// 判断即将写满/即将为空时(is_full/is_empty), 要注意时钟周期, 能给出状态1, 说明上上个周期的一次写入导致满/空了
|
|
|
|
|
// is_empty在fifo_wr_data写入到03的时候才拉低, 是因为 is_empty是在读时钟域同步的,而写是写时钟域, 有一定的延迟
|
|
|
|
|
// 上个周期再当前周期如果继续进行操作, 虽然 这个标志位还没转变为0, 但是他实际内部已经是full或者emtpy了, 再写就溢出了
|
|
|
|
|
module test_fifo(
|
|
|
|
|
(*mark_debug="true"*)input wire sys_clk, // U18
|
|
|
|
|
input wire sys_rst //J15
|
|
|
|
|
);
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
(*mark_debug="true"*)wire clk_100m;
|
|
|
|
|
(*mark_debug="true"*)wire clk_50m;
|
|
|
|
|
(*mark_debug="true"*)wire locked;
|
|
|
|
|
wire logic_rst;
|
|
|
|
|
|
|
|
|
|
assign logic_rst = sys_rst && locked; // 需要在高电平(按下并弹开按钮) 之后且 时钟稳定之后对子模块进行逻辑复位
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
(*mark_debug="true"*)wire is_empty;
|
|
|
|
|
(*mark_debug="true"*)wire is_almost_full;
|
|
|
|
|
(*mark_debug="true"*)wire is_wr_rst_busy;
|
|
|
|
|
(*mark_debug="true"*)wire fifo_wr_en;
|
|
|
|
|
(*mark_debug="true"*)wire [7:0]fifo_wr_data;
|
|
|
|
|
|
|
|
|
|
fifo_wr u_fifo_wr(
|
|
|
|
|
.wr_clk(clk_50m),
|
|
|
|
|
.rst(logic_rst),
|
|
|
|
|
.is_empty(is_empty),
|
|
|
|
|
.is_almost_full(is_almost_full),
|
|
|
|
|
.is_wr_rst_busy(is_wr_rst_busy),
|
|
|
|
|
.fifo_wr_en(fifo_wr_en),
|
|
|
|
|
.fifo_wr_data(fifo_wr_data)
|
|
|
|
|
);
|
|
|
|
|
|
|
|
|
|
(*mark_debug="true"*)wire is_full;
|
|
|
|
|
(*mark_debug="true"*)wire is_almost_empty;
|
|
|
|
|
(*mark_debug="true"*)wire is_rd_rst_busy;
|
|
|
|
|
(*mark_debug="true"*)wire fifo_rd_en;
|
|
|
|
|
(*mark_debug="true"*)wire [7:0]fifo_rd_data;
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
fifo_rd u_fifo_rd(
|
|
|
|
|
.rd_clk(clk_100m),
|
|
|
|
|
.rst(logic_rst),
|
|
|
|
|
.is_full(is_full),
|
|
|
|
|
.is_almost_empty(is_almost_empty),
|
|
|
|
|
.is_rd_rst_busy(is_rd_rst_busy),
|
|
|
|
|
.fifo_rd_en(fifo_rd_en),
|
|
|
|
|
.fifo_rd_data(fifo_rd_data)
|
|
|
|
|
);
|
|
|
|
|
|
|
|
|
|
clk_wiz_0 u_clk_wiz_0(
|
|
|
|
|
.clk_in1(sys_clk),
|
|
|
|
|
.clk_out1(clk_100m),
|
|
|
|
|
.clk_out2(clk_50m),
|
|
|
|
|
.locked(locked)
|
|
|
|
|
);
|
|
|
|
|
|
|
|
|
|
(*mark_debug="true"*)wire [7:0]rd_data_count;
|
|
|
|
|
(*mark_debug="true"*)wire [7:0]wr_data_count;
|
|
|
|
|
fifo_generator_0 u_fifo_generator_0(
|
|
|
|
|
.rst(~logic_rst), // 该ip核内是高电平时钟信号有效, 平时需要低电平, 我们取logic_rst(这个是高电平)反
|
|
|
|
|
.wr_clk(clk_50m),
|
|
|
|
|
.rd_clk(clk_100m),
|
|
|
|
|
.din(fifo_wr_data),
|
|
|
|
|
.wr_en(fifo_wr_en),
|
|
|
|
|
.rd_en(fifo_rd_en),
|
|
|
|
|
.dout(fifo_rd_data),
|
|
|
|
|
.full(is_full),
|
|
|
|
|
.almost_full(is_almost_full),
|
|
|
|
|
.empty(is_empty),
|
|
|
|
|
.almost_empty(is_almost_empty),
|
|
|
|
|
.rd_data_count(rd_data_count),
|
|
|
|
|
.wr_data_count(wr_data_count),
|
|
|
|
|
.wr_rst_busy(is_wr_rst_busy),
|
|
|
|
|
.rd_rst_busy(is_rd_rst_busy)
|
|
|
|
|
);
|
|
|
|
|
|
|
|
|
|
endmodule
|
