始终仿真通过, 上板测试失败应该是不能采集整倍数的时钟

clk_wiz/clk_wiz.v

@@ -1,17 +1,17 @@
-// 对时钟信号使用ip核进行分频倍频和偏移
+// 对时钟信号使用ip核进行分频<EFBFBD>?<EFBFBD>频和偏<EFBFBD>?
 module clk_wiz(
-    (*mark_debug="true"*)input wire sys_clk,  // U18
+    input wire sys_clk,  // U18
-    (*mark_debug="true"*)input wire sys_rst,  //J15
+    input wire sys_rst,  //J15
-    (*mark_debug="true"*)output wire clk_100m,
+    (*mark_debug="true"*)output wire clk_100m,  // e19
-    (*mark_debug="true"*)output wire clk_100m_r,  // 180度
+    output wire clk_100m_r,  // d19 180<EFBFBD>?
-    (*mark_debug="true"*)output wire clk_50m,
+    (*mark_debug="true"*)output wire clk_50m,  // a20
-    (*mark_debug="true"*)output wire clk_25m
+    (*mark_debug="true"*)output wire clk_25m,  // b19
+    (*mark_debug="true"*)output wire clk_15m  // d20
 );
 
 wire locked;  // 内部时钟是否稳定
-wire rst;
+wire global_rst;
-
+// 如果时钟信号稳定之后, 且sys是高电平, 表示板子已经可以正常使用<EFBFBD>?
-// 如果时钟信号稳定之后, 且sys是高电平, 表示板子已经可以正常使用了
 // 其他的例化可以使用该信号 当做是否复位标志
 assign global_rst = locked && sys_rst; 
 
@@ -23,10 +23,8 @@ clk_wiz_0 u_clk_wiz_0(
     .clk_out1(clk_100m),
     .clk_out2(clk_100m_r),
     .clk_out3(clk_50m),
-    .clk_out4(clk_25m)
+    .clk_out4(clk_25m),
+    .clk_out5(clk_15m),
+    .locked(locked)
 );
-
-
-
-
 endmodule

clk_wiz/tb_clk_wiz.v

@@ -6,10 +6,18 @@ reg sys_rst;
 
 always #10 sys_clk = ~sys_clk;
 
+initial begin
+    sys_clk <= 1'b0;
+    sys_rst <= 1'b0;
+    #50
+    sys_rst <= 1'b1;
+end
+
 wire clk_100m;
 wire clk_100m_r;
 wire clk_50m;
 wire clk_25m;
+wire clk_15m;
 
 clk_wiz u_clk_wiz(
     .sys_clk(sys_clk),  // U18
@@ -17,7 +25,8 @@ clk_wiz u_clk_wiz(
     .clk_100m(clk_100m),
     .clk_100m_r(clk_100m_r),  // 180度
     .clk_50m(clk_50m),
-    .clk_25m(clk_25m)
+    .clk_25m(clk_25m),
+    .clk_15m(clk_15m)
 );
 
 endmodule